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    根據一實施例，一控制器包含一比較器、一延遲元件及一計時器。該延遲元件連接至該比較器之一輸入端子且該計時器連接至該比較器之一輸出端子。該延遲元件可包含具有耦合用於接收一控制信號之一控制電極之一開關。根據另一實施例，回應於一比較信號轉變為一第一位準產生一偵測信號。
    公开号:TW201315148A
    申请号:TW101124309
    申请日:2012-07-05
    公开日:2013-04-01
    发明作者:Pavel Latal；Petr Papica；Radim Mlcousek
    申请人:Semiconductor Components Ind；
    IPC主号:H02M3-00
    专利说明:
    偵測器電路及方法
    本發明大致係關於電子器件，且更特定言之係關於形成半導體裝置及結構之方法。
    在過去，電子工業使用開關模式電源供應器供應以對通信系統、航空系統、電信系統、消費電子器件等等中使用之電子裝置提供調節功率。一種用於提供調節功率之技術描述於由Thomas M.Ingman申請，且於2008年10月9日公開之美國專利申請公開案第2008/0246459號中。此等應用中之關注領域係開關模式電源供應器中的功率消耗。用於降低功率消耗之技術已在由Wei-Hsuan Huang等人申請的美國專利申請公開案第2010/0309694 A1號中，及在2010年9月由Power Integrations公開的題為「CAPZero-Family Design Considerations」之申請單AN-48，Rev.C中描述。儘管此等揭示內容中包含之技術可降低功率消耗，但是其等可能不適於滿足X電容器之放電需求，例如IEC 60950資訊技術設備安全準則中指定之放電需求。此外，其等可使用大且實施昂貴之額外組件且其等可能致耗損。
    因此，具有用於判定AC信號是否耦合至電源供應器之方法及結構會有利。再者，需要方法及結構實施起來具成本效益及時間效率。
    根據本發明之一實施例，一種用於運作一電源供應器之方法，其包括：比較一第一信號與一第二信號；回應於該第一信號大於或小於該第二信號而產生一第一比較信號，該第一比較信號轉變為一第一位準；及回應於該第一比較信號轉變為該第一位準而產生一偵測信號。
    根據本發明之另一實施例，一種電源供應器，其包括：一比較器，其具有第一輸入端子及第二輸入端子及一輸出端子；一延遲電路，其具有一輸入端子及一輸出端子，該延遲電路之該輸出端子耦合至該比較器之該第一輸入端子；及一計時器，其耦合至該比較器之該輸出端子。
    現將通過閱讀結合附圖進行的下文詳細描述更好地瞭解本發明，附圖中相同參考符號指示相同元件。
    為闡釋之簡單及明瞭，圖中之元件不一定按比例，且不同圖中之相同參考符號指示相同元件。再者，為了描述之簡單，省略熟知步驟及元件之描述及細節。如本文中所使用，載流電極意味著裝置之一元件，其透過該裝置攜載電流，諸如一MOS電晶體之源極或汲極，或一雙極電晶體之發射極或集電極，或二極體之陰極或陽極，且一控制電極意味著該裝置之一元件，其控制穿過該裝置之電流流，諸如MOS電晶體之間極，或雙極電晶體之基極。此外，載流電極可意味著開關之端子或接觸件且控制電極可意味著控制閉合及斷開開關或使端子或接觸件彼此連接或斷開之開關之元件。儘管裝置在本文中作為某些N通道或P通道裝置，或某些N型或P型摻雜區域而解釋，但是一般技術者應瞭解，根據本發明之實施例，互補裝置亦可行。熟習此項技術者應瞭解，本文中使用之詞語期間、同時及當並非係意味著在起始動作時立即發生之動作的確切術語，但是可能存在一些較小但合理之延遲，諸如在由起始動作啟動之反應與起始動作之間之傳播延遲。詞語近似、大約或大體上之使用意味著一元件之值具有預期非常接近規定值或位置之參數。然而，如本技術中所熟知，總是存在使該等值或位置不如所規定般確切的微小變化。本技術中公認，與所描述之確切理想目標之間高至大約百分之十(10%)(且對於半導體摻雜濃度高至百分之二十(20%))之變化視作合理變化。
    應注意，邏輯零電壓位準(VL)亦稱為邏輯低電壓，且邏輯零電壓之電壓位準係電源供應器電壓及邏輯系列類型之函數。例如，在互補金屬氧化物半導體(CMOS)邏輯系列中，邏輯零電壓可為電源供應器電壓位準之百分之三十。在五伏特電晶體-電晶體邏輯(TTL)系統中，邏輯零電壓位準可為大約0.8伏特，而對於五伏特CMOS系統，該邏輯零電壓位準可為大約1.5伏特。邏輯一電壓位準(VH)亦稱為邏輯高電壓位準，且就如邏輯零電壓位準，該邏輯高電壓位準亦可為該電源供應器及邏輯系列類型之函數。例如，在一CMOS系統中，邏輯一電壓可為電源供應器電壓位準之大約百分之七十。在五伏特TTL系統中，邏輯一電壓可為大約2.4伏特，而對於五伏特CMOS系統，邏輯一電壓可為大約3.5伏特。
    圖1係根據本發明之一實施例之一控制器10之一電路示意圖。控制器10包括電阻器14及16、比較器20、延遲電路22、重設信號產生器24及計時器26。更特定言之，電阻器14具有連接至輸入端子12之端子；電阻器16具有耦合用於接收運作電位VSS源之端子；且電阻器14及16具有共同連接在一起以形成節點18之端子。應注意輸入端子12可為輸入引腳。電阻器14及16形成電壓按比例調整網路。比較器20具有連接至節點18之非反相輸入端子、透過延遲電路22連接至節點18之反相輸入端子及連接至重設信號產生器24之輸入端子之輸出端子21。舉例而言，比較器20具有磁滯且運作電位VSS源係接地電位。計時器26具有連接至重設信號產生器24之輸出端子之輸入端子及充當控制器10之輸出端子28之輸出端子。應注意計時器26之輸入端子係重設端子且重設端子上之邏輯高電壓位準充當重設偵測計時器26之重設信號。在重設端子上無重設信號的情況下，計時器26超時並在輸出端子28上產生指示信號指示電源供應器不再耦合至AC信號源。此信號可用於啟動X2電容器之放電。舉例而言，指示信號可為出現在輸出端子28上之邏輯高電壓位準。
    圖2係根據本發明之另一實施例之控制器50之一電路示意圖。與控制器10相同，控制器50包含電阻器14及16、比較器20、計時器26、延遲電路及重設信號產生器。由於延遲電路及重設信號產生器可具有與延遲電路22及重設信號產生器24不同之架構或組態，故其等分別用參考符號22A及24A標註。舉例而言，延遲電路22A可包括連接在節點18與比較器20之反相輸入端子之間之開關52及連接在比較器20之反相輸入端子與運作電位VSS源之間之能量儲存元件54。更特定言之，開關52具有控制電極、連接至節點18之載流電極及共同連接至比較器20之反相輸入端子及能量儲存元件54之端子之載流電極。延遲元件22A進一步包含具有連接至開關52之控制電極之輸出端子之振盪器56。能量儲存元件54可為能夠儲存類比電壓、類比電流或電荷之電路元件。舉例而言，能量儲存元件54係電容器；振盪器56係低頻振盪器；且開關52係電晶體。包括開關52之電晶體之類型不限制本發明，例如電晶體52可為場效電晶體、雙極接面電晶體或類似電晶體。或者，開關52可為繼電器。
    根據本發明之一實施例，重設信號產生器24A可包括下降沿偵測器60、上升沿偵測器62及邏輯閘64。舉例而言，下降沿偵測器60及上升沿偵測器62各具有共同連接至彼此以形成充當重設信號產生器24A之輸入端子之端子之輸入端子，其中共同連接之輸入端子連接至比較器20之輸出端子21。下降沿偵測器60之輸出端子連接至邏輯閘64之輸入端子且上升沿偵測器62之輸出端子連接至邏輯閘64之另一輸入端子。邏輯閘64之輸出端子充當重設信號產生器24A之輸出端子且連接至偵測計時器26之輸入端子。
    在運作時，控制器50偵測出現在輸入端子12上之AC信號之上升沿或下降沿之發生並將AC信號之按比例調整表示傳輸至比較器20之非反相輸入端子。回應於上升沿或下降沿，控制器50判定AC信號是否耦合至輸入端子12。圖3係繪示根據本發明之一實施例之控制器50之運作之時序圖70。時序圖70包含電壓圖70A、70B、70C及70D。圖70A包含分別出現在比較器20之非反向輸入端子及反相輸入端子上之信號VSC及VSH對時間之曲線圖。信號VSC係出現在輸入引腳12上之AC信號之按比例調整表示且信號VSH係按比例調整之信號VSC之取樣信號。應注意信號VSH係延時信號，因此在時間點(例如，時間t1)處，反相輸入端子上之信號VSH值因其在比非反相輸入端子上出現之信號VSC之當前值更早之時間處取樣而與非反相輸入端子上之信號VSC之值不同。圖70B係比較器20之輸出信號VCOMP對時間之曲線圖；圖70C係偵測計時器26之輸出信號VDET對時間之曲線圖；且圖70D係來自振盪器56之輸出信號VOSC之曲線圖。舉例而言，信號VSC、VSH、VCOMP及VDET係電壓信號。輸出信號VDET可稱作偵測信號且輸出信號VOSC因其充當開關52之控制信號而可稱作時脈信號或控制信號。
    仍參考圖3，在時間t0前，繪示在圖70A中之按比例調整及取樣信號VSH出現在比較器20之反相輸入端子上。如上所述，信號VSH係出現在輸入端子12上之AC信號之按比例調整及取樣表示。按比例調整及取樣信號VSH大致等於跨電容器54之電壓與運作電位VSS之電壓之和且可稱作儲存或取樣電壓。在時間t0前，按比例調整電壓信號VSC出現在比較器20之非反相輸入端子上。比較器20將出現在其非反相輸入端子上之按比例調整電壓信號VSC與出現在其反相輸入端子上之按比例調整及取樣信號VSH作比較並回應於比較在端子21上產生輸出信號VCOMP。在圖3所示之實例中，非反相輸入端子上之電壓VSC大於反相輸入端子上之電壓VSH，因此由比較器20產生之比較電壓VCOMP處於邏輯高電壓位準VH。
    從時間t0前之時間至至少時間t8，出現在節點18及比較器20之非反相輸入端子上之按比例調整電壓信號VSC係上升或增大信號且在時間t0處，出現在比較器20之反相輸入端子上之按比例調整及取樣電壓信號VSH源自時間t0前發生之取樣信號。因此，在時間t0處，按比例調整電壓信號VSC大於按比例調整及取樣電壓信號VSH。回應於按比例調整電壓信號VSC大於按比例調整及取樣電壓信號VSH，比較器20在輸出端子21上產生具有邏輯高電壓位準之比較電壓VCOMP。
    在時間t0處，振盪器56產生從邏輯低電壓位準(VL)轉變為邏輯高電壓位準(VH)之輸出信號或控制信號VOSC。控制信號VOSC處於邏輯高電壓位準閉合開關52，藉此對出現在節點18上之按比例調整電壓信號進行取樣並產生按比例調整及取樣電壓信號VSH，該按比例調整及取樣電壓信號VSH出現在比較器20之反相輸入端子上；給電容器54充電並與出現在比較器20之非反相輸入端子上之取樣電壓信號VSC作比較。在時間t0與t1之間，輸出信號VOSC轉變為邏輯低電壓位準，其斷開開關52。在開關52係電晶體之實施例中，閉合開關52類似於開啟電晶體且斷開開關52類似於關閉電晶體。應注意在時間t0處，比較信號VCOMP因比較器20具有磁滯而保持不變。此允許跨電容器54之電壓在控制信號VOSC於時間t0與t1之間轉變為邏輯低電壓位準後穩定。在跨電容器54之電壓穩定後且在時間t1前，比較器20將其非反相輸入端子上之電壓VSC與其反相輸入端子上之電壓VSH作比較。電壓信號VSC大於電壓信號VSH，因此在時間t0與t1之間，比較器20繼續在輸出端子21上產生具有邏輯高電壓位準之比較信號VCOMP。雖然控制信號VOSC繪示為具有50%工作週期，但是這不限制本發明。控制信號VOSC之工作週期可大於50%或小於50%。
    在時間t1處，控制信號VOSC從邏輯低電壓位準VL轉變為邏輯高電壓位準VH。控制信號VOSC處於邏輯高電壓位準閉合開關52，藉此對出現在節點18上之按比例調整電壓信號進行取樣並產生按比例調整及取樣電壓信號VSH，該按比例調整及取樣電壓信號VSH出現在比較器20之反相輸入端子上；給電容器54充電並與出現在比較器20之非反相輸入端子上之取樣電壓信號VSC作比較。應注意在時間t1與t2之間，輸出信號VOSC轉變為邏輯低電壓位準，其斷開開關52。應進一步注意，在時間t1處，比較信號VCOMP因比較器20具有磁滯而保持不變。此允許跨電容器54之電壓在控制信號VOSC於時間t1與t2之間轉變為邏輯低電壓位準後穩定。在跨電容器54之電壓穩定後且在時間t2前，比較器20將其非反相輸入端子上之電壓VSC與出現在其反相輸入端子上之信號VSH作比較。電壓信號VSC大於電壓信號VSH，因此在時間t1與t2之間，比較器20繼續在輸出端子21上產生具有邏輯高電壓位準之比較信號VCOMP。
    在時間t2處，控制信號VOSC從邏輯低電壓位準VL轉變為邏輯高電壓位準VH。控制信號VOSC處於邏輯高電壓位準閉合開關52，藉此對出現在節點18上之按比例調整電壓進行取樣並產生按比例調整及取樣電壓信號VSH，該按比例調整及取樣電壓信號VSH出現在比較器20之反相輸入端子上；給電容器54充電並與出現在比較器20之非反相輸入端子上之取樣電壓信號VSC作比較。應注意在時間t2與t3之間，輸出信號VOSC轉變為邏輯低電壓位準，其斷開開關52。應進一步注意，在時間t2處，比較信號VCOMP因比較器20具有磁滯而保持不變。此允許跨電容器54之電壓在控制信號VOSC於時間t2與t3之間轉變為邏輯低電壓位準後穩定。在跨電容器54之電壓穩定後且在時間t3前，比較器20將其非反相輸入端子上之電壓VSC與其反相輸入端子上之電壓VSH作比較。電壓信號VSC大於電壓信號VSH，因此在時間t2與t3之間，比較器20繼續在輸出端子21上產生具有邏輯高電壓位準之比較信號VCOMP。
    從時間t3至時間t8，控制器50繼續在節點18上產生按比例調整電壓信號VSC；在節點18上對電壓進行取樣及保持以產生按比例調整及取樣電壓信號VSH；將信號VSH與比較器20之非反相輸入端子上之按比例調整電壓信號VSC之當前值作比較；及回應於電壓信號VSC大於電壓信號VSH而在輸出端子21上產生具有邏輯高位準之比較電壓VCOMP。
    在時間t8與t9之間，節點18上之按比例調整電壓信號VSC從上升或增大電壓信號轉變為下降或減小電壓信號，即按比例調整電壓信號VSC穿過週期信號之正峰值。在時間t9處，來自振盪器56之控制信號VOSC從邏輯低電壓位準VL轉變為邏輯高電壓位準VH，其閉合開關52，藉此對出現在節點18上之按比例調整電壓進行取樣並產生按比例調整及取樣電壓VSH。按比例調整及取樣電壓VSH出現在比較器20之反相輸入端子上；使電容器54部分放電；並與出現在比較器20之非反相輸入端子上之取樣電壓信號作比較。應注意在時間t8與t9之間，振盪器56之控制信號VOSC轉變為邏輯低電壓位準，其斷開開關52。應進一步注意，在時間t9處，比較信號VCOMP因比較器20具有磁滯而保持不變。此允許跨電容器54之電壓在控制信號VOSC於時間t8與t9之間轉變為邏輯低電壓位準後穩定。在跨電容器54之電壓穩定後且在時間t9前，比較器20將其非反相輸入端子上之按比例調整電壓VSC與其反相輸入端子上之按比例調整及取樣電壓VSH作比較。按比例調整電壓VSC小於按比例調整及取樣電壓VSH，因此比較器20之輸出端子21上之比較電壓VCOMP處於邏輯低電壓位準。
    回應於比較電壓VCOMP從邏輯高電壓位準改變為邏輯低電壓位準，下降沿偵測器60產生正脈衝，該正脈衝傳播穿過邏輯閘64至偵測計時器26之重設端子。在重設端子上無重設信號的情況下，計時器26超時並在輸出端子28上產生指示信號指示電源供應器不再耦合至AC信號源。此信號可用於啟動X2電容器之放電。舉例而言，指示信號可為出現在輸出端子28上之邏輯高電壓位準。
    在時間t10處，控制信號VOSC從邏輯低電壓位準VL轉變為邏輯高電壓位準VH。控制信號VOSC處於邏輯高電壓位準閉合開關52，藉此對出現在節點18上之按比例調整電壓進行取樣並產生按比例調整及取樣電壓信號VSH，該按比例調整及取樣電壓信號VSH出現在比較器20之反相輸入端子上；使電容器54部分放電並與出現在比較器20之非反相輸入端子上之取樣電壓信號VSC作比較。應注意在時間t9與t10之間，輸出信號VOSC轉變為邏輯低電壓位準，其斷開開關52。應進一步注意，在時間t10處，比較信號VCOMP因比較器20具有磁滯而保持不變。此允許跨電容器54之電壓在控制信號VOSC於時間t9與t10之間轉變為邏輯低電壓位準後穩定。在跨電容器54之電壓穩定後且在時間t10前，比較器20將其非反相輸入端子上之電壓VSC與其反相輸入端子上之電壓VSH作比較。在時間t9與t10之間，電壓信號VSC小於電壓信號VSH，因此比較器20繼續在輸出端子21上產生具有邏輯低電壓位準之比較信號VCOMP。
    在時間t11處，控制信號VOSC從邏輯低電壓位準VL轉變為邏輯高電壓位準VH。控制信號VOSC處於邏輯高電壓位準閉合開關52，藉此對出現在節點18上之按比例調整電壓進行取樣並產生按比例調整及取樣電壓信號VSH，該按比例調整及取樣電壓信號VSH出現在比較器20之反相輸入端子上；使電容器54部分放電並與出現在比較器20之非反相輸入端子上之取樣電壓信號VSC作比較。應注意在時間t10與t11之間，輸出信號VOSC轉變為邏輯低電壓位準，其斷開開關52。應進一步注意，在時間t11處，比較信號VCOMP因比較器20具有磁滯而保持不變。此允許跨電容器54之電壓在控制信號VOSC於時間t10與t11之間轉變為邏輯低電壓位準後穩定。在跨電容器54之電壓穩定後且在時間t11前，比較器20將其非反相輸入端子上之電壓VSC與其反相輸入端子上之電壓VSH作比較。在時間t10與t11之間，電壓信號VSC小於電壓信號VSH，因此比較器20繼續在輸出端子21上產生具有邏輯低電壓位準之比較信號VCOMP。
    從時間t12至時間t16，控制器50繼續在節點18上產生按比例調整電壓信號VSC；在節點18對電壓信號進行取樣及保持以在比較器20之反相輸入端子上產生按比例調整及取樣電壓信號VSH；將電壓信號VSH與比較器20之非反相輸入端子上之按比例調整電壓信號VSC之當前值作比較；及回應於電壓信號VSC小於電壓信號VSH而在輸出端子21上產生具有邏輯低位準之比較電壓VCOMP。
    在時間t16與t17之間，節點18上之按比例調整電壓信號VSC從下降或減小電壓信號轉變為上升或增大電壓信號，即按比例調整電壓信號VSC穿過週期信號之負峰值。在時間t17處，來自振盪器56之控制信號VOSC從邏輯低電壓位準VL轉變為邏輯高電壓位準VH，其閉合開關52，藉此對出現在節點18上之按比例調整電壓信號進行取樣並產生按比例調整及取樣電壓信號VSH。按比例調整及取樣電壓信號VSH出現在比較器20之反相輸入端子上；使電容器54放電；並與出現在比較器20之非反相輸入端子上之取樣電壓信號作比較。應注意在時間t16與t17之間，振盪器56之控制信號VOSC轉變為邏輯低電壓位準，其斷開開關52。應進一步注意，在時間t17處，比較信號VCOMP因比較器20具有磁滯而保持不變。此允許跨電容器54之電壓在控制信號VOSC於時間t16與t17之間轉變為邏輯低電壓位準後穩定。在跨電容器54之電壓穩定後且在時間t17前，比較器20將其非反相輸入端子上之按比例調整電壓VSC與其反相輸入端子上之按比例調整及取樣電壓VSH作比較。按比例調整電壓VSC大於按比例調整及取樣電壓VSH，因此在時間t17處比較器20之輸出端子21上之比較電壓VCOMP處於邏輯高電壓位準。
    回應於比較電壓VCOMP從邏輯低電壓位準改變為邏輯高電壓位準，上升沿偵測器62產生正脈衝，該正脈衝傳播穿過邏輯閘64至偵測計時器26之重設端子。在重設端子上無重設信號的情況下，計時器26超時並在輸出端子28上產生指示信號指示電源供應器不再耦合至AC信號源。此信號可用於啟動X2電容器之放電。舉例而言，指示信號可為出現在輸出端子28上之邏輯高電壓位準。
    從時間t17至時間t24，控制器50繼續在節點18上產生按比例調整電壓信號VSC；在節點18對電壓信號進行取樣及保持以產生按比例調整及取樣電壓信號VSH；將信號VSH與比較器20之非反相輸入端子上之按比例調整電壓信號VSC之當前值作比較；及回應於電壓信號VSC大於信號VSH而在輸出端子21上產生具有邏輯高位準之比較電壓VCOMP。
    在時間t24與t25之間，節點18上之按比例調整電壓信號VSC從上升或增大電壓信號轉變為下降或減小電壓信號，即按比例調整電壓信號VSC穿過週期信號之正峰值。在時間t25處，來自振盪器56之控制信號VOSC從邏輯低電壓位準VL轉變為邏輯高電壓位準VH，其閉合開關52，藉此對出現在節點18上之按比例調整電壓信號進行取樣並產生按比例調整及取樣電壓信號VSH。按比例調整及取樣電壓信號VSH出現在比較器20之反相輸入端子上；使電容器54部分放電；並與出現在比較器20之非反相輸入端子上之取樣電壓信號作比較。應注意在時間t24與t25之間，振盪器56之控制信號VOSC轉變為邏輯低電壓位準，其斷開開關52。應進一步注意，在時間t25處，比較信號VCOMP因比較器20具有磁滯而保持不變。此允許跨電容器54之電壓在控制信號VOSC於時間t24與t25之間轉變為邏輯低電壓位準後穩定。在跨電容器54之電壓穩定後且在時間t25前，比較器20將其非反相輸入端子上之按比例調整電壓信號VSC與其反相輸入端子上之按比例調整及取樣電壓信號VSH作比較。按比例調整電壓信號VSC小於按比例調整及取樣電壓信號VSH，因此比較器20之輸出端子21上之比較電壓VCOMP處於邏輯低電壓位準。
    回應於比較電壓VCOMP從邏輯高電壓位準改變為邏輯低電壓位準，下降沿偵測器60產生正脈衝，該正脈衝傳播穿過邏輯閘64至偵測計時器26之重設端子。在重設端子上無重設信號的情況下，計時器26超時並在輸出端子28上產生指示信號指示電源供應器不再耦合至AC信號源。此信號可用於啟動X2電容器之放電。舉例而言，指示信號可為出現在輸出端子28上之邏輯高電壓位準。
    在時間t25與t26之間，節點18上之按比例調整電壓信號VSC從上升或增大電壓信號轉變為下降或減小電壓信號，即按比例調整電壓信號VSC穿過週期信號之正峰值。在時間t26處，來自振盪器56之控制信號VOSC從邏輯低電壓位準VL轉變為邏輯高電壓位準VH，其閉合開關52，藉此對出現在節點18上之按比例調整電壓進行取樣並產生按比例調整及取樣電壓信號VSH。按比例調整及取樣電壓信號VSH出現在比較器20之反相輸入端子上；使電容器54部分放電；並與出現在比較器20之非反相輸入端子上之取樣電壓信號作比較。應注意在時間t25與t26之間，振盪器56之控制信號VOSC轉變為邏輯低電壓位準，其關閉電晶體52。應進一步注意，在時間t26處，比較信號VCOMP因比較器20具有磁滯而保持不變。此允許跨電容器54之電壓在控制信號VOSC於時間t25與t26之間轉變為邏輯低電壓位準後穩定。在跨電容器54之電壓穩定後且在時間t26前，比較器20將其非反相輸入端子上之按比例調整電壓信號VSC與其反相輸入端子上之按比例調整及取樣電壓信號VSH作比較。按比例調整電壓信號VSC小於按比例調整及取樣電壓信號VSH，因此比較器20之輸出端子21上之比較電壓VCOMP處於邏輯低電壓位準。
    在時間t27處，控制信號VOSC從邏輯低電壓位準VL轉變為邏輯高電壓位準VH。控制信號VOSC處於邏輯高電壓位準閉合開關52，藉此對出現在節點18上之按比例調整電壓信號進行取樣並產生按比例調整及取樣電壓信號VSH，該按比例調整及取樣電壓信號VSH出現在比較器20之反相輸入端子上；使電容器54部分放電並與出現在比較器20之非反相輸入端子上之取樣電壓信號VSC作比較。應注意在時間t26與t27之間，輸出信號VOSC轉變為邏輯低電壓位準，其斷開開關52。應進一步注意，在時間t27處，比較信號VCOMP因比較器20具有磁滯而保持不變。此允許跨電容器54之電壓在控制信號VOSC於時間t26與t27之間轉變為邏輯低電壓位準後穩定。在跨電容器54之電壓穩定後且在時間t27前，比較器20將其非反相輸入端子上之電壓信號VSC與其反相輸入端子上之電壓信號VSH作比較。電壓信號VSC小於電壓信號VSH，且比較器20繼續在輸出端子21上產生具有邏輯低電壓位準之比較信號VCOMP。
    從時間t26至時間t33，控制器50繼續在節點18上產生按比例調整電壓信號VSC；在節點18上對電壓信號進行取樣及保持以在比較器20之反相輸入端子上產生按比例調整及取樣電壓信號VSH；將電壓信號VSH與比較器20之非反相輸入端子上之按比例調整電壓VSC之當前值作比較；及回應於按比例調整電壓信號VSC小於按比例調整及取樣電壓信號VSH而在輸出端子21上產生具有邏輯低位準之比較電壓VCOMP。
    在時間t33與t34之間，節點18上之按比例調整電壓信號VSC從下降或減小電壓信號轉變為上升或增大電壓信號，即按比例調整電壓信號VSC穿過週期信號之負峰值。在時間t34處，來自振盪器56之控制信號VOSC從邏輯低電壓位準VL轉變為邏輯高電壓位準VH，其閉合開關52，藉此對出現在節點18上之按比例調整電壓信號進行取樣並產生按比例調整及取樣電壓信號VSH。按比例調整及取樣電壓信號VSH出現在比較器20之反相輸入端子上；給電容器54充電；並與出現在比較器20之非反相輸入端子上之取樣電壓信號作比較。應注意在時間t33與t34之間，振盪器56之控制信號VOSC轉變為邏輯低電壓位準，其斷開開關52。應進一步注意，在時間t34處，比較信號VCOMP因比較器20具有磁滯而保持不變。此允許跨電容器54之電壓在控制信號VOSC於時間t33與t34之間轉變為邏輯低電壓位準後穩定。在跨電容器54之電壓穩定後且在時間t34前，比較器20將其非反相輸入端子上之按比例調整電壓信號VSC與其反相輸入端子上之按比例調整及取樣電壓信號VSH作比較。按比例調整電壓信號VSC大於按比例調整及取樣電壓信號VSH，因此比較器20之輸出端子21上之比較電壓VCOMP處於邏輯高電壓位準。
    從時間t35至時間t39，控制器50繼續在節點18上產生按比例調整電壓信號VSC；在節點18對電壓信號進行取樣及保持以產生按比例調整及取樣電壓信號VSH；將電壓信號VSH與比較器20之非反相輸入端子上之按比例調整電壓信號VSC之當前值作比較；及回應於按比例調整電壓信號VSC大於按比例調整電壓及取樣電壓信號VSH而在輸出端子21上產生具有邏輯高位準之比較電壓VCOMP。
    比較器20具有固有對稱磁滯，其提供雜訊免疫性。磁滯亦用於界定AC信號及DC信號之斜率之間之解析度。若比較器20之輸出信號處於邏輯高電壓位準，則非反相輸入端子上之信號之斜率高於設定之解析度等級且斜率為正。若比較器20之輸出信號處於低邏輯位準，則非反相輸入端子上之信號之斜率低於設定之解析度等級或斜率為負。偵測計時器26可由比較器輸出信號之任何沿重設。在計時器超時前無比較器輸出信號之沿指示輸入端子12上存在DC信號或具有小AC波紋之信號。回應於輸入端子12上之DC信號，比較器20在其輸出端子上產生邏輯低電壓位準且偵測計時器不重設。
    圖4係根據本發明之另一實施例之控制器100之一電路示意圖。與控制器50相同，控制器100包含電阻器14及16、重設信號產生器24A、比較器20、計時器26及延遲電路。由於延遲電路可具有與延遲電路22及22A不同之架構或組態，故其用參考符號22B標註。延遲電路22B可包括延遲電路元件或結構107及109。舉例而言，延遲電路元件107及109係RC濾波器。延遲電路元件107可包括連接在節點18與比較器20之非反相輸入端子之間之電阻器102及耦合在比較器20之非反相輸入端子與運作電位VSS源之間之電容器106。RC濾波器107具有大致等於電阻器102之電阻值與電容器106之電容值之乘積之時間常數。延遲電路元件109可包括連接在節點18與比較器20之反相輸入端子之間之電阻器104及耦合在比較器20之反相輸入端子與運作電位VSS源之間之電容器108。RC濾波器109具有大致等於電阻器104之電阻值與電容器108之電容值之乘積之時間常數。能量儲存元件106及108可為能夠儲存類比電壓、類比電流或電荷之電路元件。舉例而言，能量儲存元件106及108係電容器。
    在運作時，控制器100偵測出現在輸入端子12上之AC信號之上升沿或下降沿之發生並將AC信號之按比例調整表示傳輸至比較器20之非反相輸入端子。回應於上升沿或下降沿，控制器100判定AC信號是否耦合至輸入端子12。圖5係繪示根據本發明之一實施例之控制器100之運作之時序圖110。時序圖110包含電壓圖110A、110B及110C。圖110A包含分別出現在比較器20之非反向輸入端子及反相輸入端子上之相移信號VPS1及VPS2對時間之曲線圖。信號VPS1及VPS2係出現在節點18上之按比例調整信號VSC18之相移表示。圖110B係比較器20之輸出電壓VCOMP對時間之曲線圖且圖110C係偵測計時器26之輸出信號VDET對時間之曲線圖。輸出信號VDET可稱作偵測信號。
    仍參考圖5，在時間t0前，節點18上出現作為出現在輸入端子12上之AC信號之按比例調整表示之AC電壓信號VSC。節點18上之按比例調整電壓信號VSC18輸入至RC濾波器107中，該RC濾波器107在比較器20之非反相輸入端子上產生相移或延遲AC信號VPS1。節點18上之按比例調整電壓信號VSC18輸入至RC濾波器109中，該RC濾波器109在比較器20之反相輸入端子上產生相移或延遲AC信號VPS2。根據一實施例，RC濾波器107之時間常數小於RC濾波器109之時間常數，因此存在信號VPS1與VPS2之間之相位延遲。應注意RC濾波器107及109之時間常數之值不限制本發明。舉例而言，時間常數可相等；RC濾波器107之時間常數可大於RC濾波器109之時間常數等。
    從時間t0至時間t1，AC信號VPS1上升或增大且從時間t0至時間t3，AC信號VPS2上升或增大。在時間t1處，AC信號VPS1開始下降或減小且在時間t2處，AC信號VPS1大致等於AC信號VPS2。因此，從時間t0至時間t2，AC信號VPS1大於AC信號VPS2。回應於從時間t0至大約時間t2，AC信號VPS1大於AC信號VPS2，比較器20在輸出端子21上產生具有邏輯高電壓位準之比較信號VCOMP。回應於AC信號VPS1在大約時間t2處變為小於AC信號VPS2，比較信號VCOMP轉變為邏輯低電壓位準，下降沿偵測器60產生正脈衝，該正脈衝傳播穿過邏輯閘64至偵測計時器26之重設端子。在重設端子上無重設信號的情況下，計時器26超時並在輸出端子28上產生指示信號指示電源供應器不再耦合至AC信號源。此信號可用於啟動X2電容器之放電。舉例而言，指示信號可為出現在輸出端子28上之邏輯高電壓位準。
    從大約時間t2至大約時間t5，AC電壓信號VPS1小於AC電壓信號VPS2。因此，比較器20繼續在輸出端子21上產生具有邏輯低電壓位準之比較信號VCOMP。在大約時間t4處，AC電壓信號VPS1開始上升或增大且在時間t5處AC信號VPS1大致等於AC信號VPS2。因此，從時間t2至時間t5，AC信號VPS1小於AC信號VPS2。回應於從時間t2至大約時間t5，AC信號VPS1小於AC信號VPS2，由比較器20產生之比較信號VCOMP處於邏輯低電壓位準。回應於AC信號VPS1在大約時間t5處變為大於AC信號VPS2，由比較器20產生之比較信號VCOMP轉變為邏輯高電壓位準，上升沿偵測器62產生正脈衝，該正脈衝傳播穿過邏輯閘64至偵測計時器26之重設端子。在重設端子上無重設信號的情況下，計時器26超時並在輸出端子28上產生指示信號指示電源供應器不再耦合至AC信號源。此信號可用於啟動X2電容器之放電。舉例而言，指示信號可為出現在輸出端子28上之邏輯高電壓位準。
    從大約時間t5至大約時間t8，AC電壓信號VPS1大於AC電壓信號VPS2。因此，比較信號VCOMP保持邏輯高電壓位準。在大約時間t7處，AC電壓信號VPS1開始下降或減小且在時間t8處AC信號VPS1大致等於AC信號VPS2。因此，從時間t5至時間t8，AC信號VPS1大於AC信號VPS2。回應於AC信號VPS1在大約時間t8處變為大於AC信號VPS2，比較信號VCOMP轉變為邏輯低電壓位準，下降沿偵測器60產生正脈衝，該正脈衝傳播穿過邏輯閘64至偵測計時器26之重設端子。在重設端子上無重設信號的情況下，計時器26超時並在輸出端子28上產生指示信號指示電源供應器不再耦合至AC信號源。此信號可用於啟動X2電容器之放電。舉例而言，指示信號可為出現在輸出端子28上之邏輯高電壓位準。
    從大約時間t8至大約時間t11，AC電壓信號VPS2大於AC電壓信號VPS1。因此，比較信號VCOMP及偵測信號VDET保持邏輯低電壓位準。在大約時間t10處，AC電壓信號VPS1開始上升或增大且在時間t11處AC信號VPS1大致等於AC信號VPS2。因此，從時間t8至時間t11，AC信號VPS1小於AC信號VPS2。回應於從時間t8至大約時間t11，AC信號VPS1小於AC信號VPS2，由比較器20產生之比較信號VCOMP保持邏輯低電壓位準。回應於AC信號VPS1在大約時間t11處變為大於AC信號VPS2，比較信號VCOMP轉變為邏輯高電壓位準，上升沿偵測器62產生正脈衝，該正脈衝傳播穿過邏輯閘64至偵測計時器26之重設端子。在重設端子上無重設信號的情況下，計時器26超時並在輸出端子28上產生指示信號指示電源供應器不再耦合至AC信號源。此信號可用於啟動X2電容器之放電。舉例而言，指示信號可為出現在輸出端子28上之邏輯高電壓位準。
    從大約時間t11至大約時間t14，AC電壓信號VPS1大於AC電壓信號VPS2。因此，比較信號VCOMP保持邏輯高電壓位準且偵測信號VDET保持邏輯低電壓。在大約時間t13處，AC電壓信號VPS1開始下降或減小且在時間t14處AC信號VPS1大致等於AC信號VPS2。因此，從時間t11至時間t14，AC信號VPS1大於AC信號VPS2。回應於從時間t11至大約時間t14，AC信號VPS1大於AC信號VPS2，由比較器20產生之比較信號VCOMP保持邏輯高電壓位準。回應於AC信號VPS1在大約時間t14處變為大於AC信號VPS2，比較信號VCOMP轉變為邏輯低電壓位準，下降沿偵測器60產生正脈衝，該正脈衝傳播穿過邏輯閘64至偵測計時器26之重設端子。在重設端子上無重設信號的情況下，計時器26超時並在輸出端子28上產生指示信號指示電源供應器不再耦合至AC信號源。此信號可用於啟動X2電容器之放電。舉例而言，指示信號可為出現在輸出端子28上之邏輯高電壓位準。
    圖6係根據本發明之另一實施例之控制器120之一電路示意圖。與控制器50相同，控制器120包含電阻器14及16、計時器26、比較器及延遲電路。由於比較器及延遲電路可具有與比較器20及延遲電路22A不同之架構或組態，故其等分別用參考符號122及124標註。比較器122具有輸出端子123但無磁滯且延遲電路124可包括連接在節點18與比較器122之反相輸入端子之間之開關52及電壓源126、連接在比較器122之反相輸入端子與運作電位VSS源之間之能量儲存元件54及具有連接至開關52之閘極或控制電極之輸出端子之振盪器56。應注意出現在輸入端子12上之AC信號之正斜率或負斜率之偵測受電壓源126極性影響。回應於電壓源126之負端子或節點連接至節點18，控制器120偵測出現在輸入端子12上之AC信號之正斜率且回應於電壓源126之正端子或節點連接至節點18，控制器120偵測出現在輸入端子12上之AC信號之負斜率。已參考圖2描述開關52、能量儲存元件54及振盪器56。
    偵測計時器26具有連接至比較器122之輸出端子123之輸入端子及輸出端子28。
    在運作時，控制器150偵測出現在輸入端子12上之AC信號之沿之發生並將AC信號之按比例調整表示VSC傳輸至比較器122之非反相輸入端子。回應於例如上升沿，控制器120判定AC信號是否耦合至輸入端子12。圖7係繪示根據本發明之一實施例之控制器120之運作之時序圖130。時序圖130包含電壓圖130A、130B及130C。圖130A包含作為出現在節點18上之AC信號之信號VSC對時間之曲線圖；出現在節點127上之信號VSCO加上偏移電壓VOFF對時間之曲線圖，其中信號VSCO係出現在節點18上之AC信號之按比例調整表示；及出現在比較器122之非反相輸入端子上之信號VSHO加上偏移電壓對時間之曲線圖，其中信號VSHO為信號VSCO之取樣信號。應注意電壓VSHO大致等於跨電容器54之電壓及運作電位VSS源。在運作電位VSS源接地之實施例中，電壓信號VSHO大致等於跨電容器54之電壓。應注意信號VSHO係延時信號，因此對於時間點(例如，時間t1)處，反相輸入端子上之信號VSHO之值因其在比非反相輸入端子上出現之信號VSCO之當前值更早之時間處取樣與非反相輸入端子上之信號VSCO之值不同。圖130B係來自振盪器56之輸出信號VOSC之曲線圖且圖130C係比較器122之輸出端子123上之輸出電壓VCOMP對時間之曲線圖。輸出信號VOSC因其充當開關52之控制信號而可稱作時脈信號或控制信號。
    仍參考圖7，在時間t0前，按比例調整電壓VSC大於取樣信號VSHO且小於節點127上之電壓VSCO；振盪器輸出信號VOSC處於邏輯低電壓位準且輸出信號VCOMP處於邏輯高電壓位準。由於信號VSC及VSHO分別出現在比較器122之非反相輸入端子及反相輸入端子上，故信號VSC大於信號VSHO且由比較器122產生之比較信號VCOMP處於邏輯低電壓位準。節點127上之電壓VSCO大致等於按比例調整電壓信號VSC與電壓源126所引入之偏移電壓VOFF之和。在時間t0處，振盪器56產生從邏輯低電壓位準VL轉變為邏輯高電壓位準VH之輸出信號或控制信號VOSC。控制信號VOSC處於邏輯高電壓位準閉合開關52，藉此對出現在節點127上之電壓信號VSCO進行取樣並產生包含偏移分量VOFF之按比例調整及取樣電壓信號VSHO。電壓信號VSHO從電壓位準V1增大至電壓位準V2，該電壓位準V2大於電壓信號VSC。電壓信號VSHO出現在比較器122之反相輸入端子上；給電容器54充電並與出現在比較器122之非反相輸入端子上之取樣電壓信號VSC作比較。回應於電壓信號VSHO大於電壓信號VSC，輸出端子123上之電壓信號VCOMP轉變為邏輯低電壓位準。
    在時間t1處，控制信號VOSC轉變為邏輯低電壓位準。從時間t0至時間t1，電壓信號VSC及VSCO增大。
    在時間t2處，電壓信號VSC大於電壓信號VSHO，其導致輸出端子123上之電壓信號VCOMP轉變為邏輯低電壓位準。從時間t1至時間t2，電壓信號VSC及VSCO增大。
    在時間t3處，振盪器56產生從邏輯低電壓位準VL轉變為邏輯高電壓位準VH之輸出信號或控制信號VOSC。控制信號VOSC處於邏輯高電壓位準閉合開關52，即在開關52包括電晶體之實施例中開啟電晶體52，藉此對出現在節點127上之電壓VSCO進行取樣並產生包含偏移分量VOFF之按比例調整及取樣電壓信號VSHO。電壓信號VSHO從電壓位準V2增大至電壓位準V3，該電壓位準V3大於電壓信號VSC。電壓信號VSHO出現在比較器122之反相輸入端子上；給電容器54充電並與出現在比較器122之非反相輸入端子上之取樣電壓信號VSC作比較。回應於電壓信號VSHO大於電壓信號VSC，輸出端子123上之電壓信號VCOMP轉變為邏輯低電壓位準。
    在時間t4處，控制信號VOSC轉變為邏輯低電壓位準。從時間t2至時間t3，電壓信號VSC及VSCO增大。
    圖8係根據本發明之另一實施例之控制器150之一電路示意圖。與控制器120相同，控制器150包含電阻器14及16、計時器26、比較器122及延遲電路。此外，控制器120包含沿偵測器電路24A。由於延遲電路可具有與延遲電路124不同之架構或組態，故其用參考符號124A標註。舉例而言，延遲電路124可包括連接在節點18與比較器122之反相輸入端子之間之開關52及受控電壓源152、連接在比較器122之反相輸入端子與運作電位VSS源之間之能量儲存元件54及具有連接至電晶體54之閘極或控制電極之輸出端子之振盪器56。已參考圖2描述開關52、能量儲存元件54、振盪器56、重設信號產生器24A及計時器26且已參考圖6描述比較器122。
    電壓源152係具有連接至比較器122之輸出端子123之控制端子之受控電壓源。
    偵測計時器26具有輸入端子及輸出端子28，其中輸入端子透過沿偵測器電路24A連接至比較器122之輸出端子123。
    控制器150之運作可描述為圖3及圖7之描述之組合。
    現在應瞭解已提供一種用於偵測AC線信號之存在之結構及方法。根據不同實施例，控制器包含透過重設信號產生器耦合至比較器之輸出端之偵測計時器。比較器具有耦合用於接收按比例調整信號之輸入端子及耦合用於接收延遲之按比例調整輸入信號之輸入端子。在其輸入端上重設端子上無重設信號的情況下，計時器26超時並在輸出端子28上產生指示信號指示電源供應器不再耦合至AC信號源。此信號可用於啟動X2電容器之放電。
    控制器感測時域中之高壓信號之斜率並將AC線信號之直接樣本與AC線信號之延遲樣本作比較。如上所述，控制器回應於AC線信號之存在產生重設信號並回應於AC線信號之缺少產生指示信號。延遲可使用類比技術產生，諸如，舉例而言，具有不同時間常數或單個時間常數之RC定相網路或其可使用數位技術產生，諸如，舉例而言取樣保持電路。
    雖然本文中已揭示特定實施例，但是本發明不旨在受限於所揭示之實施例。熟習此項技術者應瞭解在不脫離本發明之精神的情況下可進行變更及變化。本發明旨在涵蓋處於隨附申請專利範圍之範疇內之所有此等變更及變化。
    10‧‧‧控制器
    12‧‧‧輸入端子
    14‧‧‧電阻器
    16‧‧‧電阻器
    18‧‧‧節點
    20‧‧‧比較器
    21‧‧‧輸出端子
    22‧‧‧延遲電路
    22A‧‧‧延遲元件
    22B‧‧‧延遲電路
    24‧‧‧重設信號產生器
    24A‧‧‧沿偵測器電路
    26‧‧‧計時器
    28‧‧‧輸出端子
    50‧‧‧控制器
    52‧‧‧開關
    54‧‧‧能量儲存元件
    56‧‧‧振盪器
    60‧‧‧下降沿偵測器
    62‧‧‧上升沿偵測器
    64‧‧‧邏輯閘
    70‧‧‧時序圖
    70A‧‧‧電壓圖
    70B‧‧‧電壓圖
    70C‧‧‧電壓圖
    70D‧‧‧電壓圖
    100‧‧‧控制器
    102‧‧‧電阻器
    104‧‧‧電阻器
    106‧‧‧電容器
    107‧‧‧延遲電路元件
    108‧‧‧電容器
    109‧‧‧延遲電路元件
    110‧‧‧時序圖
    110A‧‧‧電壓圖
    110B‧‧‧電壓圖
    110C‧‧‧電壓圖
    120‧‧‧控制器
    122‧‧‧比較器
    123‧‧‧輸出端子
    124‧‧‧延遲電路
    124A‧‧‧延遲電路
    126‧‧‧電壓源
    127‧‧‧節點
    130‧‧‧時序圖
    130A‧‧‧電壓圖
    130B‧‧‧電壓圖
    130C‧‧‧電壓圖
    150‧‧‧控制器
    152‧‧‧受控電壓源
    圖1係根據本發明之一實施例之一控制器之一部分之一電路示意圖；圖2係根據本發明之另一實施例之一控制器之一部分之一電路示意圖；圖3係根據本發明之一實施例之圖2之控制器之部分之一時序圖；圖4係根據本發明之另一實施例之一控制器之一部分之一電路示意圖；圖5係根據本發明之一實施例之圖4之控制器之部分之時序圖；圖6係根據本發明之另一實施例之一控制器之一部分之一電路示意圖；圖7係根據本發明之另一實施例之圖6之控制器之部分之一時序圖；及圖8係根據本發明之另一實施例之一控制器之一部分之一電路示意圖。
    10‧‧‧控制器
    12‧‧‧輸入端子
    14‧‧‧電阻器
    16‧‧‧電阻器
    18‧‧‧節點
    20‧‧‧比較器
    21‧‧‧輸出端子
    22‧‧‧延遲電路
    24‧‧‧重設信號產生器
    26‧‧‧計時器
    28‧‧‧輸出端子
    权利要求:
    Claims (10)
    [1] 一種用於運作一電源供應器之方法，其包括：比較一第一信號與一第二信號；回應於該第一信號大於或小於該第二信號而產生一第一比較信號，該第一比較信號轉變為一第一位準；及回應於該第一比較信號轉變為該第一位準而產生一偵測信號。
    [2] 如請求項1之方法，其中比較該第一信號與該第二信號包含：按比例調整一第一AC信號以在一第一節點處產生一按比例調整信號；對該按比例調整信號進行取樣以產生該第二信號；跨一第一能量儲存元件儲存該第二信號；及使用來自一振盪器之一輸出信號以控制一開關之一傳導模式，其中在一第一傳導模式中，該開關閉合並給該第一能量儲存元件充電，且在一第二傳導模式中，該開關斷開。
    [3] 如請求項1之方法，其中比較該第一信號與該第二信號包含：按比例調整一第一AC信號以在一第一節點處產生一按比例調整信號；回應於該第一AC信號而產生具有一第一時間延遲之該第一信號；及回應於該第一AC信號而產生具有一第二時間延遲之該第二信號。
    [4] 如請求項1之方法，其中產生該偵測信號進一步包括：偵測該第一比較信號之一上升沿或一下降沿；及回應於偵測該第一比較信號之該上升沿或一下降沿而產生一偵測信號。
    [5] 一種電源供應器，其包括：一比較器，其具有第一輸入端子及第二輸入端子及一輸出端子；一延遲電路，其具有一輸入端子及一輸出端子，該延遲電路之該輸出端子耦合至該比較器之該第一輸入端子；及一計時器，其耦合至該比較器之該輸出端子。
    [6] 如請求項5之電源供應器，其中該延遲電路包括：一第一電阻器，其具有耦合至該比較器之該第一輸入端子之一端子；一第一電容器，其具有共同耦合至該第一電阻器之該端子及該比較器之該第一輸入端子之一端子；一第二電阻器，其具有耦合至該比較器之該第二輸入端子之一端子；及一第二電容器，其具有共同耦合至該第二電阻器之該端子及該比較器之該第二輸入端子之一端子。
    [7] 如請求項5之電源供應器，其中該延遲電路包括：一開關，其具有一控制電極及第一載流電極及第二載流電極，該第一載流電極耦合至該比較器之該第一輸入端子；一振盪器，其具有耦合至該開關之該控制電極之一輸出端子；及一能量儲存元件，其具有共同耦合至該開關之該第一載流電極及該比較器之該第一輸入端子之一端子。
    [8] 如請求項5之電源供應器，其中該延遲電路包括：一開關，其具有一控制電極及第一載流電極及第二載流電極，該第一載流電極耦合至該比較器之該第一輸入端子；一電壓源，其具有耦合至該開關之該第二載流電極之一第一端子；一振盪器，其具有耦合至該開關之該控制電極之一輸出端子；及一能量儲存元件，其具有共同耦合至該開關之該第一載流電極及該比較器之該第一輸入端子之一端子。
    [9] 如請求項5之電源供應器，其中至少一偵測器包含：一上升沿偵測器，其具有一輸入端及一輸出端；及一下降沿偵測器，其具有一輸入端及一輸出端；其中該下降沿偵測器與該上升沿偵測器之該等輸入端耦合在一起；且進一步包含一OR閘，該OR閘具有耦合至該上升沿偵測器之該輸出端之一第一輸入端及耦合至該下降沿偵測器之該輸出端之一第二輸入端。
    [10] 如請求項5之電源供應器，其中該延遲電路包括：一電晶體，其具有一控制電極及第一載流電極及第二載流電極，該第一載流電極耦合至該比較器之該第一輸入端子；一電壓源，其具有耦合至該電晶體之該第二載流電極之一第一端子；一振盪器，其具有耦合至該電晶體之該控制電極之一輸出端子；一能量儲存元件，其具有共同耦合至該電晶體之該第一載流電極及該比較器之該第一輸入端子之一端子。
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